Міністерство освіти і науки України

___________________



ОДЕСЬКИЙ НАЦІОНАЛЬНИЙ ПОЛІТЕХНІЧНИЙ УНІВЕРСИТЕТ



МЕТОДИЧНІ ВКАЗІВКИ



ДО ЛАБОРАТОРНИХ РОБІТ З ДИСЦИПЛІНИ

“ МІКРОПРОЦЕСОРНІ СИСТЕМИ”







Затверджено

на засіданні кафедри радіотехнічних систем

Протокол № 1 від 29.08.2003 р.





Одеса ОНПУ 2003





Методичні вказівки до лабораторних робіт з дисципліни “Мікропроцесорні системи” для студентів спеціальностей 7(8).090701, 7(8).090702 усіх форм навчання / Скл. І.В.Цевух, -Одеса: ОДПУ, 2003.- с.



Укладач: І.В.Цевух, к.т.н., доц.





Правила виконання лабораторних робіт



У дані методичні вказівки входять описи двох лабораторних робіт із дисципліни “ Мікропроцесорні системи ”.



Підготовка до роботи:

При підготовці до роботи слід:

ознайомитися з описом, вивчити рекомендовану літературу, виконати розрахункову частину роботи і продумати відповіді на контрольні питання;

скласти коротку програму виконання лабораторної роботи.

Виконання роботи:

Для допуску до занять у лабораторії кожний студент повинен:

виконати зазначені вище пункти;

відповісти на питання викладача.

Робота в лабораторії вважається закінченої тільки після перегляду і затвердження отриманих результатів викладачем.

Оформлення звіту:

Звіт про виконання роботи складається кожним студентом індивідуально на стандартних аркушах паперу або в учнівських зошитах. Титульний лист звіту оформляється за наведеним нижче зразком:

Лабораторна робота № 1



Моделювання Пристроїв Цифрової обробки сигналів

за допомогою пРОГРАМИ “DSP NAVIGATOR”



Мета роботи - закріплення теоретичних знань що до базової архітектури

цифрових процесорів обробки сигналів сімейства ADSP-218X;

аналіз роботи обчислювальних пристроїв (ALU, MAC, Shifter) сигнальних процесорів сімейства ADSP-218X





Структура пакета програм “DSP NAVIGATOR ”



Пакет програм “DSP NAVIGATOR” дозволяє наочно демонструвати принципи дії основних вузлів цифрових процесорів обробки сигналів (ЦПОС) і базові операції обробки сигналів у ЦПОС.

Структуру програмного забезпечення (рис.1) складають три основних блоки: функціональна схема процесорів сімейства ADSP-218X, додатка цифрової обробки сигналів у сигнальних процесорах і опис DSP сімейства ADSP-218X.

Функціональна схема дозволяє на прикладах вивчити роботу основних блоків базової архітектури і периферії (пам'ять, послідовні порти, контролер побайтового ПДП, таймер, внутрішній ПДП-порт, керування харчуванням, зовнішні прапори, шинна архітектура).

Блок моделювання базової архітектури дозволяє “зсередини” простежити за роботою обчислювальних пристроїв (ALU, MAC, Shifter), генераторів адрес даних DAG, лічильника команд, регістра команд, пристрою обміну між шинами.



Рис.1. Структура програмного забезпечення



Моделювання операцій ЦОС – основне призначення блоку додатків DSP. У першому розділі розглядається сутність операції типу “згортка”, що є основний у цифровій фільтрації. Наступний розділ дозволяє навчити користувача навичкам складання програм вхідною мовою процесорів сімейства ADSP-218X. Робота сигнального процесора при реалізації алгоритму КІХ-фільтраціі змодельована в розділі “Програмна реалізація КІХ-фільтра”.

Огляд сімейства ADSP-218Х дозволяє провести порівняльну оцінку процесорів (за критеріями пам'яті, інтерфейсних пристроїв, енергоспоживання) для подальшого застосування в області цифрової обробки.

Робота з пакетом починається з головного меню (рис.2). Вибір необхідного пункту меню здійснюється шляхом натискання на відповідну кнопку.

Функціональна схема також являє собою набір модулів, при натисканні на які відбувається перехід на сторінку з розширеним описом даного пристрою. Зупинимося докладніше на базовій архітектурі (рис.3).



Рис.2. Вид головного меню



Основний інтерес представляють обчислювальні блоки процесора, що дозволяють завдяки своїй структурі ефективно реалізовувати цифрову обробку.



1.2. Моделювання обчислювальних блоків



Натискання на блок ALU здійснює перехід до блок-схеми, що відображає внутрішню будівлю арифметико-логічного пристрою (рис..4). Кнопка “Приклад” надає можливість вивчити роботу ALU при реалізації операцій додавання даних з різних областей пам'яті і висновком результату в пам'ять, на шину результату для подальшої обробки чи у регістр зворотного зв'язку.



Рис.3. Моделювання базової архітектури в пакеті програм



Рис. 4. Модель ALU

ALU має три 16-бітних регістри, доступних для програміста: X,Y — регістри операндів і R — регістр результату. ALU використовує вхідний сигнал переносу (CI), що означає біт переносу в регістрі арифметичного стану (ASTAT).

Вхідний порт Х може приймати дані з двох джерел: із блоку регістрів АХ чи з шини результату (R). Шина результатів (R) з'єднує вихідні регістри всіх обчислювальних пристроїв, дозволяючи їм бути безпосередньо операндами інструкцій. Блок регістрів АХ складається з 2-х регістрів: АХ0 і АХ1. Ці регістри читаєми і можуть бути записані через шину DMD. Вихід блоку регістрів АХ такий, що один з них може забезпечувати операнд для ALU, у той час як іншої може записуватися в пам'ять через шину DMD.

Вхідний порт Y також може приймати дані з двох джерел: з набору регістів AY чи з регістра зворотного зв'язку AF. Блок регістрів AY складається з 2-ух регістрів AY0 і AY1. Ці регістри читаєми і можуть бути записані через шину DMD, а також можуть бути записані через шину операнд для ALU, у той час як іншої може записуватися в пам'ять через шину DMD.

Результат роботи ALU завантажується або в регістр зворотного зв'язку AF, або в регістр результату AR. Регістрів зворотного зв'язку AF - внутрішній регістр ALU, що дозволяє використовувати результат безпосередньо, як операнд Y. Регістр результату AR може записуватися як на шину DMD, так і на шину результатів R. Він також безпосередньо загружаем із шини DMD.

Набір інструкцій дозволяє здійснювати читання цих регістрів із шини PMD, але при цьому потрібно використовувати пристрій обміну між DMD-PMD шинами.

Будь-які регістри, зв'язані з ALU, можуть як читатися, так і писатися в одному циклі. Регістри читаються на початку циклу і записуються наприкінці. Нове значення, записане в регістр, не може бути лічене до початку наступного циклу.

ALU містить два набори регістрів AR, AF, АХ0, АХ1, AY0, AY1, показані на рис.4 тінню. У кожен момент часу доступний лише один набір. Додатковий набір регістрів може бути зроблений активним (наприклад, при обробці переривання) для дуже швидкого переключення контекстів. Нова задача, така як обробка переривання, може бути виконана без запам'ятовування поточного стану регістрів ALU.

Вибір первинного чи вторинного набору регістрів контролюється бітом 0 у регістрі режиму і статусу процесора (MSTAT). Якщо цей біт нульовий, використовується первинний набір, якщо ж це одиниця, то використовується вторинний набір регістрів.

Також у процесі виконання операцій додавання на схемі відображається поточне стан шести прапорів ALU, які він генерує: результат нуль (AZ), негативний (AN), перенос (АС), переповнення результату (AV), знак (AS), стан частного (AQ). Наприкінці циклу всі сигнали арифметичного статусу змінюють стану відповідних бітів у регістрі арифметичного статусу (ASTAT).

Самим використовуваним при цифровій обробці є MAC. Завдяки своєму внутрішньому пристрою (рис.3.5) він дозволяє в одному циклі виконувати множення з нагромадженням і завантаженням наступних операндів. Пакет дозволяє змоделювати як процес множення з нагромадженням (кнопка “Умножение+накопление”), так і операцію насичення, тобто установки в максимальне позитивне (негативне) значення при переповненні (кнопка “SAT”). Коментарі до блок-схеми інформують про формати представлення чисел у процесорі, про роботу блоку і виконуваних команд.

Помножувач має два вхідних 16-бітних порти — Х и Y і один 32-бітний вихідний порт результату Р. 32-бітний добуток передається 40-бітному суматору, що чи додає віднімає поточний результат до регістра результату (MR) чи безпосередньо поміщає поточний результат у регістр MR. Ширина регістра MR складає 40 біт. Фактично він складається з трьох регістрів: MR0 і MR1, 16-бітних, і 8-ми бітного MR2.

Суматор має ширину, велику чим 32 біта для того, щоб дозволити проміжні переповнення при виконанні декількох операцій підряд. Прапор MV (multiplier overflow, переповнення помножувача) установлюється, якщо значущі біти з'явилися вище 32-бітної границі регістра MR.



Рис.5. Модель MAC

Вхідні / вихідні регістри МАС, а також запис / читання в них, аналогічні такими для ALU.

Результат роботи суматора завантажується або в регістр зворотного зв'язку МF, або в регістр результату MR. Регістр зворотного зв'язку MF дозволяє використовувати біти 16-31 результату безпосередньо, як операнд Y у наступному циклі. Регістр результату (MR) шириною 40 біт складається з трьох регістрів: MR0, MR1 і MR2. Кожний з цих регістрів може бути прямо завантажений через шину DMD і записаний через шину DMD чи на шину проміжних результатів R.

MAC, аналогічно ALU, містить другий банк регістрів, як показано на рис. 3.5, за первинними регістрами. Вибір первинного чи вторинного набору регістрів контролюється битому 0 у регістрі режиму і статусу процесора (MSTAT).

MAC забезпечує два стандартних режими режиму множення/акумулювання: дробовий режим (для чисел у форматі 1.15) і цілий режим для цілих у форматі 16.0.

У дробовому режимі формат 32-бітного вихідного регістра регулюється, тобто відбувається знакове розширення і зрушення одержимого на 1 біт уліво перед додаванням у MR. Наприклад, 31-ий біт регістра Р відповідає 32-му біту регістра MR (що у свою чергу відповідає біту 0 регістра MR2), а нульовий біт регістра P відповідає 1-му біту регістра MR (що у свою чергу відповідає біту 1 регістра MR0). Молодший біт MR просто очищається. Залишившиєся сім біт MR2 заповнюються знаком регістра Р (тобто 31 битому Р).

У цілому режимі 32-бітний регістр результату не зрушується при R (що у свою чергу відповідає біту 0 регістра MR2), а нульовий біт регістра Р відповідає 1-му біту регістра MR (що у свою чергу відповідає біту 1 регістра MR0) додаванні до регістра MR. Вісім біт MR2 заповнюються знаком Р.

Режим вибирається 4-им бітом регістра режиму і стану (MSTAT). Одиниця в цьому біті означає цілий чисельний режим; нуль означає дробовий режим. В обох режимах вміст регістра Р подається на вхід суматора, що додає чи вичитає новий добуток з поточного вмісту регістра MR, щоб сформувати остаточний результат у R.

Задля реалізації обчислень з підвищеною точністю, помножувач дозволяє здійснювати будь-як комбінації операндів Х и Y (помножити знакове на знакове (SS), беззнакове на знакове (US), беззнакове на беззнакове (UU),знакове на беззнакове (SU)).

Формати операндів записуються як частина інструкції. Тому вони динамічно вибираються з кожної інструкції множення.

8-бітний регістр MR2 при записі/читанні розташовується у восьми молодших бітах шин даних. При читанні MR2 через шину DMD чи на шину проміжних результатів (R) відбувається його знакове розширення до 16 біт. MR1 також має можливість автоматичного розширення знака. Коли MR1 завантажується із шини DMD, усі біти в MR2 автоматично заповнюються знаковим битому MR1, так що MR2 служить розширенням MR1. Щоб завантажити в регістр MR2 значення, відмінне від знакового розширення MR1, треба завантажувати MR2 після завантаження MR1. Завантаження ж MRO не впливає ні на один з регістрів, що залишилися; знакове розширення не відбувається при завантаженні MR0.

Суматор генерує прапор переповнення MV, що завантажується в регістр арифметичного статусу процесора (ASTAT) після виконання кожної операції МАС. Цей біт встановлюється у випадку, якщо результат акумулятора, інтерпретуємий як число з доповненням до 2, (MR) перетинає 32-бітну границю (MRl/MR2), тобто прапор MV установлюється, якщо верхні дев'ять біт MR не всі одночасно рівні 0 чи 1.

Регістр MR має можливість виконувати операцію насичення, тобто встановлюватися в максимальне позитивне (негативне) число при переповненні. Операція насичення залежить від прапора MV у регістрі ASTAT і знакового біта регістра MR2. Переповнення вище 40-го біта регістра MR2 не повинно допускатися. Знак числа втрачається безповоротно при цьому і насичення може одержати зовсім протилежний результат. Але потрібно більш 255 простих переповненні (типу MV), щоб таке могло случитися.

Акумулятор має можливість округляти 40-бітний результат R до 16-бітного. Округлення повинне бути зазначене в інструкції за допомогою опції (RND). Округлений результат направляється в регістр MR чи MF. Коли відбувається округлення з регістром MR у якості вихідного, уміст MR1 представляє із себе округлений 16-бітний результату вміст регістрів MR2 і MR1 може розглядатися як результат, округлений до 24 біт.

Акумулятор використовує незміщену схему округлення. Звичайний метод зміщеного округлення впроваджуються додаванням числа 0х8000 до MR (тобто якщо MR0 чи більше дорівнює 0х8000, то MR1/MR2 інкрементується), при цьому округлений результат перебуває в MR2 і MR1. Але цей метод приводить до загального позитивного зсуву, тому що при середнім значенні (коли регістр MR0 дорівнює 0х8000) число округляється нагору. Акумулятор же усуває цей зсув, завжди встановлюючи біт ПРО MR1 у нуль після округлення, якщо MR0 містить 0х8000. Таким чином, відбувається округлення парних значень MR1 вниз і непарних значень MR1 нагору, що у свою чергу приводить до рівнозназночности операції округлення на великих вибірках чисел.

Моделювання роботи пристрою зрушення Shifter дозволяє вивчити такі основні операції, як логічне й арифметичне зрушення, перебування порядку і загального порядку для блоку (декількох чисел) - кнопка “EXPADJ”, нормалізація з обчисленням порядку (перетворення числа з фіксованою крапкою в число з крапкою, що плаває, що генерує порядок і мантису) – кнопка “NORM&EXP” (див. рис.6) .



Рис.6. Моделювання пристрою зсуву

SHIFTER може бути розділений на наступні частини: зсувний масив, логіку керування OR/PASS, детектор порядку і пристрій порівняння порядків.

зсувний масив — це барабанний масив розмірності 16х32. Його операндом є 16-бітне значення, що він може помістити в будь-яку позицію 32-бітного результату, починаючи з цілком зрушеного вліво, і кінчаючи цілком зрушеним вправо, протягом одного циклу. Відповідно існує 49 варіантів розташування вхідного 16-бітного слова у вихідне 32-бітне.

Зсувний масив зі своєю логікою оточений набором регістрів. Регістр операнда Shifter Inout (SI) забезпечує операнд для зсувного масиву і для детектора експоненти. Ширина регістра SI складає 16 біт і він може бути записаний і зчитаний по шині DMD. Масив зрушень і детектор експоненти також дозволяють використовувати регістри AR, SR і MR у якості вхідних (зчитавши їхнього значення із шини R). Результат зсувного масиву 32-бітний і розділений на дві 16-бітні частини, SR0 і SR1. Ці регістри можуть бути завантажені із шини DMD і записані на шини DMD і R. Регістр SR може також використовуватися для зворотного зв'язку з через логіку керування OR/PASS для можливості реалізовувати зрушення з подвійною точністю.

Регістр експоненти Shifter Exponent (SE), шириною 8 біт, містить порядок під час операцій нормалізації і денормалізації. Він може бути зчитаний і записаний через 8 молодших біт шини DMD. Його формат - 8.0 у додатковому коді.

Регістр SB (Shifter Block) використовується в блокових операціях із крапкою, що плаває. Він містить значення експоненти блоку, тобто, те значення, на яке компоненти блоку повинні бути зрушені, щоб нормалізувати найбільше значення. Ширина SB - 5 біт і він містить саме останнє значення експоненти. Читання і запис цього регістра можливі через 5 молодших біт шини DMD. Значення в ньому записуються в додатковому коді у форматі 5.0.

При записі регістрів SE чи SB на шину DMD відбувається розширення знака для одержання 16-бітового значення.

Любою з регістрів SI, SE, SR може бути зчитаний і записаний у тому самому циклі.

SHIFTER містить два банки регістрів SI, SE, SR і SB. Вибір основного чи додаткового банку регістрів контролюється нульовим бітом у регістрі режиму процесора (MSTAT).

Зрушення вхідних даних визначається контрольним кодом (С) і вхідним сигналом HI/LO. Контрольний код є знаковим 8-бітним значенням яке вказує напрямок зрушення і кількість розрядів, на яке варто зрушити вхідне значення. Позитивні значення вказують на ліве зрушення (зрушення нагору), а негативні, відповідно, на зрушення вправо (униз). Контрольний код може братися з 3 джерел: регістра SE (експонента), регістра SE із протилежним знаком для операції чи нормалізації безпосередньо з інструкції.

Сигнал HI/LO визначає початкову точку зрушення. У стані HI усі зрушення провадяться відносно SR1 (верхньої половини вихідного поля) , а в стані LO усі зрушення провадяться відносно SR0 (нижньої половини). Сигнал HI/LO корисний при зрушенні 32-бітних значень тому що дозволяє обом половинам числа бути зрушеними однією інструкцією. Сигнал HI/LO вибирається щораз при використанні пристрою зрушення.

Пристрій зрушення заповнює всі біти 32-битгного результату праворуч від позиції операнда нулями, а ліворуч — бітом розширення (X). Цей біт може бути узятий з 3 джерел у залежності від виконуваної інструкції: знаковий біт операнда, біт АС з регістра ASTAT і нуль.

Логіка OR/PASS дозволяє зрушеним секціям числа з підвищеною точністю бути правильно скомбінованим. Коли обраний PASS, результат масиву зрушень завантажується в регістр SR без зміни. Коли ж обраний OR, результат масиву зрушень піддається операції "логічне чи" з попереднім змістом SR перед завантаженням туди.

Детектор ступеня одержує ступінь із вхідного операнда пристрою зрушення. Він працює в трьох режимах, що визначають як інтерпретується вхідне значення.

Пристрій зрушення виконує наступні функції (мнемоніки інструкцій показані в дужках): арифметичне зрушення (ASHIFT); логічне зрушення (LSHIFT); нормалізація (NORM); визначення експоненти (ЕХР); блокова зміна експоненти (EXPADJ).

Ці основні інструкції можуть бути використані по-різному, у залежності від поточних арифметичних вимог.





2 . Домашнє завдання



Вивчити роботу основних блоків базової архітектури і периферії (пам'ять, послідовні порти, контролер побайтового ПДП, таймер, внутрішній ПДП-порт, керування живленням, зовнішні прапори, шинна архітектура). Привести структурну схему обчислювального ядра ADSP-218X, а також схеми ALU, MAC, і Shifter. Занести в протокол перелік основних інтрукцій ALU, MAC, і Shifter.



3. Зміст роботи в лабораторії



3.1. Інстолювати на ПЕОМ пакет програм “DSP NAVIGATOR”, та виконати за його допомогою моделювання роботи основних вузлів цифрового сигнального процесора сімейства ADSP-218X.

3.2. Записати в протокол текст програм-прикладів, які пояснюють приципи дії ALU, MAC, і Shifter.



4. Вимоги до протоколу



Протокол повинен містити:

титульний лист;

мету лабораторної роботи;

архитектуру побудови ЦПОС ADSP-218X;

структурні схеми ALU, MAC, і Shifter ADSP-218X

програм-прикладів моделювання функцій ALU, MAC, і Shifter.

висновки.



5. Контрольні питання



Перелічите характерні риси модифікованної гарвардської архітектури цифрових процесорів обробки сигналів.

2. Укажіть обчислювальні можливості основних вузлів ЦПОС - ALU, MAC, і Shifter.

3. Дайте визначення поняттю “булевий” процесор .

4. Назвіть і охарактеризуйте типи інформаційних об'єктів , з якими

може оперувати арифметико-логічний пристрій ЦПОС .

5. Яка ємність резидентних пам'яті програм і даних у ADSP-2181?

6. Які регістри виконують функції базового регістрів при непрямих переходах

у програмі ?

7. Який формат має слово стану ASTAT ? Укажіть призначення прапорів .

8. Які можливості надає наявність двох банків регістрів

загального призначення ?



Література

1. Бондарев В.Н., Трестер Г., Чернега В.С. . Цифровая обработка сигналов: методы и средства. Учеб. пособие для вузов - Севастополь. Изд-во СевГТУ, 1999. -398с.

Лабораторна робота № 2



Моделювання операцій Цифрової обробки сигналів

в ADSP-218X



Мета роботи - закріплення теоретичних знань по системі команд цифрових процесорів обробки сигналів сімейства ADSP-218X;

-придбання навиків складання на асемблері програм, що реалізують алгоритми з циклічною структурою;

-закріплення навиків налагодження програм, що реалізують алгоритми цифрової обробки сигналів на процесорах сімейства ADSP-218X



1. Моделювання алгоритмів ЦОС

Моделювання операцій ЦОС – основне призначення блоку додатків DSP. Блок додатків моделює роботу сигнального процесора при реалізації алгоритмів фільтрації. Наочне представлення операцій множення з нагромадженням і циклічним зрушенням звітів вхідного сигналу представлена в розділі “Модель КІХ-фільтру”. Вибравши вид вхідного впливу кнопкою “Вхідний вплив” (трикутний сигнал, меандр, одиничний імпульс), користувач може спостерігати потактово процес обробки звітів, тобто їхнє перемножування з коефіцієнтами фільтра з наступним зрушенням. Пакет моделює роботу нерекурсивного фільтра до 5 порядку включно; також передбачена можливість настроювання коефіцієнтів фільтра чи вручну установка їх для відповідних фільтрів (ФНЧ, ФВЧ, всесмуговий фільтр) кнопкою “Вибір коефіцієнтів”. Після установки коефіцієнтів можна проаналізувати амплітудно-частотну характеристику отриманого фільтра (“АЧХ фільтра”).

Використання одиничного стрибка як вхідний вплив дозволяє розрахувати звіти імпульсної характеристики фільтра, причому їсти можливість одержувати як чисельні значення звітів, так тимчасове представлення сигналу на виході (рис.7). Відповідні кнопки (“Пояснення” і “Швидкість”) дозволяють одержати опис усіх блоків і настроїти швидкість виконання програми.

Наступний розділ блоку “Додатка” дає можливість перевірити знання в області програмування на ADSP-2181 (на прикладі програмної реалізації КІХ-фільтру). Роздягнув складається з полючи коментарів до програми, розставлених у визначеному порядку, і набору операторів.



Рис.7. Моделювання алгоритмів фільтрації



Задача користувача – слідуючи коментарям, розставити оператори на свої місця (розміщення виконується шляхом перетаскування операторів мишкою). У випадку некоректної установки видається повідомлення про помилку; після трьох помилок видається підказка.

Розділ “Програма КИХ на 218Х” моделює внутрішній стан процесора при виконанні КІХ-фільтраціі (рис.8).

Покрокове виконання програми дозволяє простежити за виконанням окремих етапів, таких як уведення відліку вхідного сигналу в пам'ять по перериванню, завантаження в помножувач-накопичувач MAC операндів з пам'яті програм і пам'яті даних, циклічне перемножування з одночасним завантаженням наступних операндів, насичення результату у випадку переповнення, виведення результату в порт.



Рис.8. Моделювання алгоритму КІХ-фільтраціі



Таким чином, розроблений пакет виконує вимоги технічного завдання по моделюванню роботи основних вузлів процесорів сімейства ADSP-2181 при реалізації алгоритмів ЦОС.



2. Домашнє завдання



У домашнім завданні необхідно скласти схему алгоритму і текст програми реалізації КІХ-фільтру на асемблері процесорів сімейства ADSP-2181.

Привести методіку моделювання алгоритму КІХ-фільтраціі за допомогою пакету програм “DSP NAVIGATOR”.



3. Зміст роботи в лабораторії



3.1. Інстолювати на ПЕОМ пакет програм “DSP NAVIGATOR”, та проаналізувати параметри сигналу на виході ЦФ з КІХ в залежності від сигналу на вході та змінення вагових коефіціентів фільтра.

Провести моделювання роботи основних вузлів цифрового сигнального процесора сімейства ADSP-218X при реалізації алгоритму КІХ-фільтраціі.

3.2. Записати в протокол текст програм-прикладів, які пояснюють приципи дії КІХ-фільтраціі на базі ADSP-218X.



4. Вимоги до протоколу



Протокол повинен містити:

титульний лист;

мету лабораторної роботи;

результати аналізу параметрів сигналу на виході ЦФ з КІХ в залежності від сигналу на вході та змінення вагових коефіціентів фільтра;

структурну схему моделювання роботи основних вузлів цифрового

сигнального процесора сімейства ADSP-218X при реалізації алгоритму

КІХ-фільтраціі.

програми-прикладі, які пояснюють приципи дії КІХ-фільтраціі на базі ADSP-218X.

висновки.



5. Контрольні питання



1. Приведіть приклад багатофункціональної інструкції для реалізації алгоритму КІХ-фільтраціі на базі ADSP-218X.

2. Перелічите функції пристрою керування виконанням програм..

3.Назвіть функції адресного генератора. Як здійснюється автоматична підтримка циклічних буферів .

4. Яка тривалість виконання команд у ЦПОС ADSP-218X?



6. Література



1. Бондарев В.Н., Трестер Г., Чернега В.С. . Цифровая обработка сигналов: методы и средства. Учеб. пособие для вузов - Севастополь. Изд-во СевГТУ, 1999. -398с.



Одеський національний політехнічний університет

Кафедра радіотехнічних систем



Група РС-971 Бригада №

Студент Петренко С.С.



Звіт з роботи №

(назва теми)



Скдаден: Прийнят:



“___”________20__р. “___”________20__р.